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2020-08-26  來自: 亞瑟半導(dǎo)體設(shè)備安裝(上海)有限公司 瀏覽次數(shù):227
臺(tái)積電目前工藝是3nn工藝,在這代工藝上,臺(tái)積電繼續(xù)采用FinFET晶圓管。這主要是臺(tái)積電基于兩方面的考量,做出的決定:一方面,我們的研發(fā)團(tuán)隊(duì)通過不斷創(chuàng)新,用新的方式把FinFET的性能提升到一個(gè)新的高度;另一方面,我們希望能夠客戶能夠可以盡快升級(jí)其技術(shù),獲得更優(yōu)的體驗(yàn)??精?密?設(shè)?備?搬?運(yùn)?。
“基于這兩點(diǎn)考量,我們?cè)?nm工藝上,將繼續(xù)使用FinFET,而這一點(diǎn)工藝將在性能、功耗和密度上也會(huì)有明顯的提升”,張曉強(qiáng)說。如下圖所說,與5nm相比,臺(tái)積電的3nm的速度將提升10%到15%,功耗將提升25%到30%,邏輯密度將是前者的1.7倍,SRAM密度也將能提升20%,就連模擬密度也提升了10%。根據(jù)臺(tái)積電規(guī)劃,3nm工藝將在2022年下半年進(jìn)行量產(chǎn)。曉強(qiáng)指出,晶體管是半導(dǎo)體技術(shù)的核心,是上世紀(jì)偉大的發(fā)明之一。而經(jīng)過過去數(shù)十年的演變,晶體管已經(jīng)從平面走向了3D。他表示,雖然我們現(xiàn)在的芯片還被成為硅芯片,但現(xiàn)在已經(jīng)有越來越多的半導(dǎo)體材料被住入到工藝的芯片中,以改善提高半導(dǎo)體的質(zhì)量和穩(wěn)定性。張曉強(qiáng)表示,在未來,一些新的2D材料和硫化物,以及NANO SHEET架構(gòu)等選擇,將會(huì)成為未來芯片性能提升的潛在解決方案。來到臺(tái)積電方面,據(jù)張曉強(qiáng)介紹,他們?cè)趎anosheet方面已經(jīng)有超過15年的研發(fā)經(jīng)驗(yàn)。從下圖左圖可以看到臺(tái)積電目前能做到的nanosheet構(gòu)造。這種設(shè)計(jì)能大大改善晶體管的質(zhì)量,這在低電壓的場(chǎng)景下,效果更為明顯?!拔覀円呀?jīng)成功生產(chǎn)出了32 Mb nano-sheet的SRAM”,張曉強(qiáng)說。其在低電壓上的表現(xiàn),能為未來的低功耗因公提供廣泛的支持來到2D材料方面,張曉強(qiáng)表示,臺(tái)積電認(rèn)為包括硫化鉬和硫化鎢在內(nèi)的的一系列硫化材料顯示出非常好的特性。能符合未來的小節(jié)點(diǎn)的溝道各種需求。從下圖右可以看到,臺(tái)積電基于硫化物2D材料獲得了歷史新高的On-current。張曉強(qiáng)進(jìn)一步指出,在芯片未來的設(shè)計(jì),電源管理變得越來越重要,而在傳統(tǒng)的設(shè)計(jì)中,一般會(huì)使用一個(gè)叫做Power Gating的晶體管來控制電流的開關(guān),這個(gè)晶體管目前的設(shè)計(jì)是將其放置在硅襯底上,這就必然帶來了的功耗浪費(fèi)。而臺(tái)積電的研發(fā)團(tuán)隊(duì)則成功的把碳納米管嵌入到一個(gè)CMOS的設(shè)計(jì)中,用來實(shí)現(xiàn)Power Gating的作用,這成功解決了上述的問題。也給未來的應(yīng)用帶來了新的機(jī)會(huì),縮小了面積,這將給未來的微縮提供新的思路。??精?密?設(shè)?備?搬?運(yùn)?
在EUV方面,臺(tái)積電已經(jīng)進(jìn)行了深入的研究,公司也跟ASML等多個(gè)公司合作,推進(jìn)EUV的商用,目前公司在EUV的OPC、光罩和光阻等多個(gè)方面都有投入。目前,臺(tái)積電在EUV方面有了一個(gè)創(chuàng)舉,通過他們的實(shí)現(xiàn),獲得了業(yè)界的mental pitch。這對(duì)于未來的晶體管的微縮,是非常重要的我們知道,現(xiàn)在的芯片越來越復(fù)雜,工藝的開發(fā)跟芯片設(shè)計(jì)的結(jié)合也變得越來越重要,為此臺(tái)積電的工藝開發(fā)和設(shè)計(jì)隊(duì)伍一起工作,推動(dòng)DTCO的發(fā)展,臺(tái)積電在這方面也獲得了優(yōu)越的成績(jī)。這對(duì)推動(dòng)未來芯片的發(fā)展同樣重要。張曉強(qiáng)指出,未來的半導(dǎo)體發(fā)展不應(yīng)該只關(guān)注晶體管電流,在速度方面提升方面面臨的挑戰(zhàn)還來自電阻和電容,這兩方面如果不能提升,將會(huì)影響晶體管的繼續(xù)微縮,臺(tái)積電在這方面也做了大量的研發(fā)工作。??精?密?設(shè)?備?搬?運(yùn)?
先看晶體管方面,我們知道晶體管有一個(gè)重要的元件,叫做“gate t0 drain”,這部分變得非常重要。對(duì)晶體管的質(zhì)量有重要的影響,臺(tái)積電通過一個(gè)創(chuàng)新技術(shù)將其降低。
在未來的晶體管設(shè)計(jì)中,后端的RC delay變得非常重要,臺(tái)積電在這方面也有深入的研究。而這些技術(shù)也都會(huì)微未來的晶體管微縮提供重要貢獻(xiàn)。??精?密?設(shè)?備?搬?運(yùn)?m.dealvat.com

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運(yùn)營(yíng)項(xiàng)目

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