半導(dǎo)體設(shè)備搬運(yùn)-精密儀器設(shè)備裝卸搬運(yùn)氣墊車運(yùn)輸?shù)膩喩獔蟮溃?a href="http://m.dealvat.com/" style="margin: 0px; padding: 0px; color: rgb(123, 77, 54); text-decoration-line: none; font-family: 宋體; font-size: 14px; white-space: normal; background-color: rgb(255, 255, 255);">精‌密‍設(shè)‌備‍搬‌運(yùn)‍英特爾可能會將目光投向新的晶體管設(shè)計，作為馬其頓騎兵實(shí)現(xiàn)其 2 納米以下制造的愿望。最近公布的一項在線專利似乎為英特爾指明了前進(jìn)的方向，即通過所謂的“堆疊叉板晶體管”來保持摩爾定律的活力。然而，該專利往往是模糊的，而且英特爾沒有聲稱 PPA（功率性能面積）的改進(jìn)。據(jù)精‌密‍設(shè)‌備‍搬‌運(yùn)‍稱，新的晶體管設(shè)計最終可以實(shí)現(xiàn) 3D、垂直堆疊的 CMOS 架構(gòu)，與當(dāng)今精‌密‍設(shè)‌備‍搬‌運(yùn)‍的三柵極設(shè)計相比，該架構(gòu)允許增加晶體管數(shù)量。然而，進(jìn)一步縮小晶體管的難度已經(jīng)變得如此之大，甚至英特爾的專利也將這些限制描述為“壓倒性的”——成本、風(fēng)險和復(fù)雜性現(xiàn)在似乎都超過了潛在的好處。精‌密‍設(shè)‌備‍搬‌運(yùn)‍英特爾的專利描述了納米帶晶體管與新的原子薄鍺薄膜配對的使用，該薄膜充當(dāng)介電壁(dielectric wall)。該壁(WALL)用作層之間的物理分隔，用作p-柵極溝槽和n-柵極溝槽之間的絕緣體。它在每個垂直堆疊的晶體管層中重復(fù)，這取決于有多少晶體管彼此堆疊。實(shí)際上，這允許 PMOS和 NMOS 器件之間的空間在其功能受到影響之前更加緊密（與沒有wall的情況下它們精‌密‍設(shè)‌備‍搬‌運(yùn)‍保持相同的效果相比），這意味著英特爾可以將更多的器件放入一個較小的區(qū)域。結(jié)果，摩爾定律又喘了一口氣。英特爾旱在 2019 年就已經(jīng)開始探索該技術(shù)一一該公司在其電子設(shè)備會議 (EDM)活動中展示了該技術(shù)。然而，無論是在這項專利中，我們都找不到關(guān)于 forksheet 技術(shù)如何提高晶體管密度、性能和功率效率的一些"硬估計”的具體數(shù)據(jù)。幸運(yùn)的是，英特爾并不是精‌密‍設(shè)‌備‍搬‌運(yùn)‍引用這種制造方法的公司?？偛课挥诒壤麜r的研究小組Imec 在2019 年也宣布開發(fā)出精‌密‍設(shè)‌備‍搬‌運(yùn)‍用于"forksheet設(shè)備"的標(biāo)準(zhǔn)單元模擬結(jié)果。是的，這些forksheet 設(shè)備是英特爾專利的基礎(chǔ)。因此，兩家機(jī)構(gòu)在納米電子學(xué)領(lǐng)域有著密切而長久的聯(lián)系也就不足為奇了。