無(wú)塵室設(shè)備裝卸搬運(yùn)-精密儀器設(shè)備裝卸搬運(yùn)的亞瑟報(bào)道：‌‌半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍近期有數(shù)家晶圓廠宣布，其3納米或2納米邏輯芯片的量產(chǎn)技術(shù)將轉(zhuǎn)移陣地，從主流的鰭式場(chǎng)效晶體管（FinFET）制程，改以納米片（nanosheet）的晶體管架構(gòu)制造。imec將于本文回顧納米片晶體管的早期發(fā)展歷程，并展望其新世代架構(gòu)，包含叉型片（forksheet）與互補(bǔ)式場(chǎng)效晶體管（CFET）。‌‌半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍芯片產(chǎn)業(yè)從未為了量產(chǎn)而急于采用全新的晶體管架構(gòu)，因?yàn)檫@會(huì)帶來(lái)錯(cuò)綜復(fù)雜的新局面和投資成本。但在近期，象是三星、Intel、臺(tái)積電和IBM等公司的公開(kāi)聲明都在在顯示，我們正面臨制程技術(shù)的關(guān)鍵轉(zhuǎn)折。‌‌半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍自2022年或2023年起，這些半導(dǎo)體大廠都將從長(zhǎng)期采用的鰭式場(chǎng)效晶體管（FinFET）制程中逐漸轉(zhuǎn)移，在3納米或2納米邏輯芯片的生產(chǎn)規(guī)劃中，導(dǎo)入納米片（nanosheet）形式的晶體管架構(gòu)。‌‌半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍將解釋驅(qū)動(dòng)此次歷史性轉(zhuǎn)折的主要因素，也會(huì)介紹不同世代的納米片架構(gòu)，包含納米片、叉型片（forksheet）和互補(bǔ)式場(chǎng)效晶體管（CFET），同時(shí)針對(duì)這系列架構(gòu)在CMOS微縮進(jìn)程中的個(gè)別競(jìng)爭(zhēng)優(yōu)勢(shì)進(jìn)行評(píng)比，并探討關(guān)鍵的制程步驟。‌‌半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍為了進(jìn)一步微縮CMOS邏輯元件，半導(dǎo)體產(chǎn)業(yè)投入了大量心力，持續(xù)縮減邏輯標(biāo)準(zhǔn)單元的尺寸。降低標(biāo)準(zhǔn)單元的高度是一種作法。該數(shù)值被定義為每標(biāo)準(zhǔn)單元的導(dǎo)線數(shù)（或軌道數(shù)）與金屬層間距的乘積。‌‌半‍導(dǎo)‌體‍設(shè)‌備‍搬‌運(yùn)‍透過(guò)減少軌道數(shù)，就能縮短標(biāo)準(zhǔn)單元的高度。就FinFET架構(gòu)來(lái)說(shuō)，新一代的設(shè)計(jì)是透過(guò)減少鰭片數(shù)量來(lái)實(shí)現(xiàn)微縮，從三鰭減至雙鰭，分別構(gòu)成7.5軌和6軌的標(biāo)準(zhǔn)單元。以6軌的設(shè)計(jì)為例，指的是每個(gè)標(biāo)準(zhǔn)單元高度可容納6條金屬導(dǎo)線。不過(guò)如果在減少鰭片數(shù)量的同時(shí)，維持其尺寸不變，就會(huì)降低驅(qū)動(dòng)電流并增加變異性。因此，為了補(bǔ)償這些性能損失，鰭片的構(gòu)形會(huì)被拉長(zhǎng)，最終可以實(shí)現(xiàn)單鰭5軌的設(shè)計(jì)。